PAM4信号调制解调电路设计

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摘要：
基于Cyclone IV系列FPGA、高速A/D芯片AD9280、可编程集成滤波芯片LTC1564等土要器件设计一个对PANM4信号调制解调电路。调制电路信导来源手FnCA两路同步产生的8bit循环放送的数字信号。数字信号经过运算电路进行调制，得到PAM4信号，且时钟频率六档可调。、解调电路采用比较器和加法器，将PAM4信号解调还原成两路8bit数字信号。低通滤波器设计采用可编程集成滤波芯片，实现精确的截止频率以及截止频率可调，并有很好的带外衰减特性。同步信号提取部分采用FPGA获取解调后8bit数字信号的跳变信息，得到同步信号。利用同步信号和高速A/D芯片对滤波后的PAM4信号进行采样，实现在液晶屏上显示眼图，基本达到题目的基本部分和发挥部分要求。

关键词：PAM4信号：比较器；放大器；AD采样：同步信号提取；低通滤波；眼图；

1引言
PAM4信号的调制解调电路，即数据信号到模拟信号再恢复到数据信号，可用FPGA对数据进行处理，分析得到解调后的PAM4信号特点。
考虑到需要高达32M的PMA4信号一般单片机无法达到要求，所以采用FPGA，PLL模块来实现两路8位数据的同步输出，频率越高产生的波形会有一定程度的畸变，从程序上对算法进行优化，减小输出波形上的尖峰，毛刺等信号，并且在波形输出处加上低频滤波器获得更加稳定的模拟信号。

对PMA4信号进行解调首先需要将一路配置的PMA4信号进行分离，本文采用高速电压比较器实现此功能，电压比较器的精确分离，是保证最终解调成功的关键。电压比较器和加法器的组合使用，得到逻辑门的实现以最终得到解调的PMA4信号，是本次的关键和创新点。

对于高频的解调信号采样首先使用低频滤波器，滤掉不需要的波形，使用高速AD模块进行采样以确保数据的可靠性和正确性。
眼图可以用来分析码间串扰和噪声对系统性能的影响，码间串扰的影响越小，眼图越端正眼睛张开越大。眼图的调整通过可调节低频滤波器进行，不同的截止频率对应的眼图不同可以直观看出影响的时刻。从而对电路进行配置和改善。

2方案设计
方案1：采用DDS集成芯片控制移位寄存器74HC165的技术方案。利用DDS信号发生器产生高频时钟信号控制74HC165，使其读取拨码开关设置的8位数字信号并串行输出。集成芯片输出频率高，输出相位连续，频率、相位和幅度均可实现程控，但控制方式较为固定不能满足题目需要。

方案二：采用单片机系统的技术方案。利用单片机读取拨码开关的设置，产生两路8bit数字信号，并对AD采样后的数据进行处理显示。此方案设计简单，系统体积小，硬件成本低。但是普通单片机所能产生的时钟信号频率不高，不适合于高速数据传输的场合。

方案三：采用基于FPGA系统的技术方案。利用FPGA产生频率可调的8bit数字信号，并处理AD采样后的数据。FPGA速度快、可编程、逻辑单元规模大，且有强大的EDA软件支持等特性，可以方便、准确无误地产生高性能的任意波形。

综上所述，本系统采用方案三。
系统总体组成图为：



3设计实现
3.1PAM4信号调制电路
PAM4信号是由两路同数据率的二值逻辑信号合成的四值逻辑电平信号。
本设计中，两路同数据率的二值逻辑信号由FPGA产生，其频率1M/2M/4M/8M/16M/32M可调。定义两路信号码元为00时，PAM4信号为0V，01时为lV，10时为2V，11时为3V，则该PAM4信号可由两路信号码元经过加法调制得出。

利用150MHz宽带运放MAX4016设计调制电路如图2。



3.2PAM4信号解调电路
为了将四值逻辑电平信号PAM4还原成两路二值逻辑电平信号，利用比较器LT1715设计4个同相比较器，用电位器调节各自的阀值电压分别为3V，2V，1V，和-0.5V。
输入信号均为PAM4信号，则该PAM4信号的任意位均可由4个比较器的输出电平A、R.C.n表示。由此可画出直值表加表1。



根据表1，可得V=B，V2=A+（B+Cy，利用运放MAX4016和比较器LT1715搭建比较电路、反相电路和加法电路，即实现PAM4信号的解调。解调电路原理图如图



3.3低通滤波器
方案一：无源滤波器无源滤波电路。该类滤波电路由电阻、电容和电感等无源元件构成。电路形式简单，但自制电感体积大、性能较差，电路整体滤波效果不佳。
方案二：可调节低通滤波器，此类可调节低通滤波器具有控制简单，截止频率准确，带宽外增益衰减大的特点，可编程低通滤波器ltcl594，可以通过对增益，截止频率引脚的高低电平配置，得到不同的截止频率，范围为10khz——150Khz，步进为10khz，可调节低通滤波器ltcl560，具有两档课调节截止频率，分别为1MHZ和500k，通过对电阻档位额选择，可以选择不同截止频率，ltcl560虽然只有两档，但是非常稳定，且截止频率大，ltcl594带宽范围大但是截止低所以此处采用ltcl560。

3.4同步信号提取方案
由于解调后的信号时钟频率未知，故需要提取同步信号才可以绘制眼图。同步信号提取方案如下：
已知解调信号时钟频率只可能为2"MHz（n≤5），且以8bit为周期循环出现。设计采用高速脉冲（频率大于最大时钟频率）在脉冲序列[m，m+k]下截取解调信号的一个片段。经过l个脉冲后，在脉冲序列[m+l，m+l+]下再截取解调信号的一个片段。以此类推，在相同时问窗截取若干个解调信号的片段进行比较。若有两个片段数据相等，则说明此时的脉冲即为同步信号：若没有两段数据相等，则脉冲频率减半，继续进行比对，直到有两段数据相等为止，输出同步信号。

由于高速脉冲频率很高，故使用FPGA实现该方案。解调信号作为输入信号，利用FPGA内部的锁相环对系统时钟倍频，再进行同步信号提取，程序流程图如图4所示。



3.5眼图显示
眼图是利用实验的方法估计传输系统性能时在示波器上观察到的一种图形由于示波器的余辉作用，扫描所得的每一个码元波形将重叠在一起，从而形成眼图。根据上述原理，本系统设计除了利用模拟示波器观察信号外，还可以通过AD高速采样来控制TFT彩屏进行眼图显示，使得系统更为完整方便。

4测试
4.1测试仪器
数字示波器TDS2002模拟示波GOS-6021
数字式万用表ESCORT3136A函数信号发生器EE1412

4.2测试截图




4.3电路原理及其PCB图见附件

结论
由以上的测试截图可以看出来本文的方案是可以满足题目要求的，经过实际的测量PAM4信号会在16MHZ开始波形的畸变，遂可以在后级加整形电路对波形进行规整，给AD采样足够好的波形。

眼图的显示如图7当截止频率增大后，波形变得眼睛减小，理论分析是因为截止频率高，输入的波形所包含的频率量就会有很多从而导致码间串扰增大。

附录

满座衣冠胜雪

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